학위논문(박사) - 한국과학기술원 : 전기및전자공학부, 2016.2 ,[viii, 78 p. :]
clock tree optimization; dual-mode circuit; gate sizing; near-threshold voltage; timing optimization; 게이트 사이징; 듀얼 모드 회로; 문턱전압 근처 전압; 클럭 트리 최적화; 타이밍 최적화
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