| 1 | Active mode 파워 게이팅 회로의 physical design 서문준; 신인섭; 신영수, 한국반도체학술대회, 한국반도체학회, 2011-02-17 |
| 2 | Area efficient neuromorphic circuit based on stochastic computation 윤기원; 최수형; 신영수, 한국반도체학술대회, 대한전자공학회, 2017-02-15 |
| 3 | Automatic clock gating synthesis through detection of cyclic paths 신영수; Fan, Yuepeng; 한인학, 제25회 한국반도체학술대회, 대한전자공학회, 2018-02-05 |
| 4 | Clock gating: design or synthesis? 신영수, 한국반도체학술대회, 한국반도체학회, 2012-02 |
| 5 | Design and optimization of mesh clock network with multi-level clock gating 정진욱; 이동수; 신영수, 한국반도체학술대회, 대한전자공학회, 2014-02-25 |
| 6 | Fast timing analysis of full custom digital circuits with accurate gate RC modeling 신영수; 이진곤; 정진욱, 제25회 한국반도체학술대회, 대한전자공학회, 2018-02-05 |
| 7 | Full-chip level estimation of temperature-dependent leakage power 최수형; 심성보; 신영수, 한국반도체학술대회, 대한전자공학회, 2017-02-15 |
| 8 | Hierarchical temporal memory 방식을 이용한 뇌 인지 기능 모사 신영수, 한국반도체학술대회, 한국반도체학회, 2012-02 |
| 9 | Hierarchical temporal memory의 실제 하드웨어 구현 김덕환; 송지훈; 신영수, 제20회 한국반도체학술대회, 한국반도체학술대회, 2013-02 |
| 10 | Hierarchical temporal memory의 실제 하드웨어 구현 김덕환; 송지훈; 신영수, 제20회 한국반도체학술대회, 한국반도체학술대회, 2013-02 |
| 11 | Identifying redundant inter-cell margins and its application to technology mapping 이유종; 심성보; 신영수, 한국반도체학술대회, 대한전자공학회, 2014-02-25 |
| 12 | Leakage-Aware Technology Mapping for Sequential Circuits 허세완; 신영수, 제 14회 한국반도체학술대회, 2007-02-08 |
| 13 | Managing power consumption and clock skew using mesh clock network with multiple subtrees 신영수; 정진욱, 한국반도체학술대회, 대한전자공학회, 2015-02-10 |
| 14 | Module regrouping for minimizing wrapper cells in SoC testing 김상민; 홍정민; 배상민; 신영수, 한국반도체학술대회, 대한전자공학회, 2014-02-25 |
| 15 | Physical design methodology for power gating circuits with transparent use of standard cells 김형옥; 신영수, 한국반도체학술대회, pp.877 - 878, 2006 |
| 16 | Pulsed-Vdd: 클럭 네트워크가 없는 동기회로 설계 안용수; 백돈규; 이동수; 신영수, 대한전자공학회 하계종합학술대회, 대한전자공학회, 2013-07 |
| 17 | Pulsed-Vdd의 실제 하드웨어 구현 김상민; 백돈규; 안용수; 이동수; 신영수, 한국반도체학술대회, 대한전자공학회, 2015-02-10 |
| 18 | Reducing routing congestion and chip area by post placement optimization utilizing redundant inter-cell margin 정우현; 심성보; 신영수, 한국반도체학술대회, 대한전자공학회, 2015-02-10 |
| 19 | Simultaneous fixing hold violations of best and worst corners 한인학; 정진욱; 신영수, 한국반도체학술대회, 대한전자공학회, 2015-02-10 |
| 20 | Synthesis of multi-stage gate-level clock gating 한인학; 신영수, 한국반도체학술대회, 대한전자공학회, 2014-02-25 |
| 21 | TFET 기반 표준 셀 레이아웃 방법 및 배치 최적화 신영수; 송영수; 정진욱, SoC 학술대회, 대한전자공학회, 2018-05-11 |
| 22 | Thermal issues in 3D IC 신인섭; 김상민; 백승훈; 서문준; 유리은; 신영수, 3차원반도체집적기술 특집, 전자공학회지, 2009-09 |
| 23 | Thermal signature: 자동 floorplanning을 위한 빠르고 정확한 온도 지표 신영수, 한국반도체학술대회, 한국반도체학회, 2011 |
| 24 | Timing analysis algorithm for clock gated DETFF based circuits 모민영; 김상민; 신영수, 한국반도체학술대회, 한국반도체학회, 2011-02 |
| 25 | Wirelength Prediction of Pre-Placement Netlist Using Machine Learning 신영수; Fan, Yuepeng; 현대준, SoC학술대회, 대한전자공학회, 2018-05-11 |
| 26 | 고성능 ASIC 설계를 위한 펄스래치회로 최적화기법 분석 백승훈; 신영수, 한국반도체학술대회, 한국반도체학회, 2011-02 |
| 27 | 내장형 시스템 설계 환경에서의 스레드에 기초한 소프트웨어 합성 신영수; 최기영, 대한전자공학회 추계종합학술대회, v.18, no.2, pp.1085 - 1088, 대한전자공학회, 1995 |
| 28 | 동작모드 파워 게이팅 회로를 위한 클라 게이팅 합성 기법 신영수, 대한전자공학회 하계종합학술대회, 대한전자공학회, 2011-06 |
| 29 | 동작모드 파워 게이팅 회로를 위한 클락 게이팅 합성 기법 한인학; 김상민; 신영수, 대한전자공학회 하계종합학술대회, 대한전자공학회, 2011-06 |
| 30 | 라이브러리 설계와 게이트 사이징을 이용한 이중 모드 회로의 타이밍 최적화 김상민; 신영수, 대한전자공학회 추계학술대회, 대한전자공학회, 2015-11-27 |
| 31 | 선택적 부분 패터닝과 이를 이용한 structured ASIC 설계 백돈규; 김덕환; 신영수, 한국반도체학술대회, 한국반도체학회, 2011-02-17 |
| 32 | 이종구조를 갖는 programmable logic의 routability를 개선하기 위한 패킹 알고리즘 신영수, 대한전자공학회 하계종합학술대회, 대한전자공학회, 2011-06 |
| 33 | 이질적 시스템 설계를 위한 소프트웨어 합성 신영수; 최기영, 대한전자공학회 학술발표회, pp.70 - 76, 대한전자공학회, 1996 |
| 34 | 지그재그 파워 게이팅 회로의 셀-기반 세미커스텀 설계 김형옥; 신영수, 한국반도체학술대회, 2007-02-08 |
