이층 구조로 된 핀 전계 효과 트랜지스터 및 씨모스인버터의 형성 방법 및 그 구조Stack Structured FinFET Transistor And CMOS InverterStructures and Method for Manufacturing

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본 발명은 전계 효과 트랜지스터 제작 방법 및 그 구조에 관한 것으로, 상세하게는 이층 구조로 된 핀 전계 효과 트랜지스터 제작 방법과 그 제작 방법에 의해 제작된 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터 등에 관한 것이다.이러한 본 발명에 따른 이층 구조로 된 핀 전계 효과 트랜지스터 형성방법은 (a) 기판 상에 핀 구조 채널이 형성될 실리콘층을 형성하는 단계와, (b) 상기 실리콘층 전면에 산소이온을 주입하여 상기 실리콘층 내부에 산소이온 주입층을 형성하는 단계와, (c) 상기 산소이온 주입층을 산소 분위기에서 열처리하여 상기 실리콘층을 전기적으로 절연된 상층의 실리콘층과 하층의 실리콘층으로 분리하는 산화막 매몰층으로 형성시키는 단계와, (d) 상기 상층의 실리콘층과 하층의 실리콘층을 포함하는 실리콘층을 일괄 이방성 플라즈마 식각하여 핀 구조 채널의 활성영역을 형성하는 단계와, (e) 상기 기판 상에 동일한 게이트 물질을 증착 및 식각하여 게이트 전극을 형성하는 단계 및 (f) 하층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 하층의 실리콘층 부분에 선택적으로 주입하여 하층 트랜지스터를 형성하고, 상층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 상층의 실리콘층 부분에 선택적으로 주입하여 상층 트랜지스터를 형성하는 단계를 포함한다. 산소주입분리법(SIMOX), 핀 전계 효과 트랜지스터(FinFET), 단 채널 효과 (Short Channel Effects), 인버터(Inverter), 이중 게이트(Double Gate), 트렌치, 3차원 구조 트랜지스터, 수직형 집적(Vertical Integration)
Assignee
한국과학기술원
Country
KO (South Korea)
Issue Date
2006-05-18
Application Date
2004-10-14
Application Number
10-2004-0082223
Registration Date
2006-05-18
Registration Number
10-0583391-0000
URI
http://hdl.handle.net/10203/234109
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EE-Patent(특허)
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