극소채널 MOS 트랜지스터 제조방법Method of fabricating a deep submicron MOS transistor

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【과제】바이어스가 더해지지 않는 상태에서도 실리콘 기판에 반전층이 형성되고,얇은 반전층이 소스/드레인의 역할을 다하고단 채널 효과를 감소함과 동시에,채널로의 캐리어의 이동도를 증가한 MOS 트랜지스터의 제조 방법. 【해결 수단】반도체 기판 110 위에 게이트 절연막 120a와 ,주 게이트 150과 분리용 절연막 170을 형성한 스텝;분리용 절연막상에 반도체 기판 및 주 게이트보다(부터) 일 함수가 작은 측면 게이트용 물질층을 형성한 스텝;측면 게이트용 물질층과 분리용 절연막을 이방성 에칭 하여 분리용 절연막 패턴 170a와 측면 게이트 180a를 형성한 스텝;소스/드레인 190b를 각각 형성한 스텝; 및 소스와 이것에 인접한 측면 게이트 및/ 또는 드레인과 이것에 인접한 측면 게이트를 각각 전기적에 접속한 도전막 패턴 197a를 결과 물상에 형성한 스텝을 포함한다.
Assignee
KAIST
Country
JA (Japan)
Issue Date
2015-04-13
Application Date
2001-09-03
Application Number
2001266329
Registration Date
2015-04-13
Registration Number
4968997
URI
http://hdl.handle.net/10203/231990
Appears in Collection
RIMS Patents
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