스텔스 다이싱 공정 하의 DAF 물성 및 칩 형상에 따른 칩 간격 경향성 분석

Abstract

반도체 시장의 발달에 따라 많은 종류의 전자 장치들이 얇고 가벼워지는 추세이다. 또한 더 높은 성능을 원하는 소비자의 욕구를 충족시키기 위하여 전자 부품의 집적도가 높아지고 있다. 이에 따라 수행 속도를 높이고 전력 소모를 줄일 수 있는 다양한 전자 패키징 방법이 고려되고 있다. 하지만 웨이퍼를 얇게 연마하고 분할하는 공정에서 칩이 쉽게 손상되는 문제가 있었다. 이러한 단점을 최소하기 위하여 다양항 공정 방법들이 연구되고 있으며, 그 중에서 가장 대표적인 것이 DAF를 이용한 패키징 공정이다. 본 연구의 목표는 ABAQUS를 활용한 유한요소해석을 통해 박막 실리콘 웨이퍼 분할 공정 하의 DAF 특성 인자 및 경향성을 파악하는 것이다. 다양한 칩 분할 공정 중에서도 스텔스 다이싱 공정에 초점을 맞추어 연구를 진행하였다. 다음 공정을 가장 효과적으로 나타낼 수 있는 형상 및 공정 경계 조건을 모델링하고, 칩 간격에 영향을 주는 주요 인자를 찾았다. 인장 공정에서 DAF의 방향별 물성 차이로 인해 MD 칩 간격이 TD 칩 간격보다 약간 길게 나타나는 것을 확인했다. 또한 DAF의 물성에 따른 해석 결과를 통해서 탄성계수와 푸아송비가 칩 간격에 가장 큰 영향을 미친다는 것을 알 수 있었다. 따라서 칩의 형상, 공정 조건에 따라 최적화된 DAF 물성 값을 예측함으로써 칩 개별화 공정 효율성을 높일 수 있을 것이라 기대한다.