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Clock gating synthesis through reusing existing combinational logic = 논리 회로의 재활용을 이용한 클락게이팅의 합성link Han, In-Hak; 한인학; et al, 한국과학기술원, 2012 |
Clock mesh design for multi-level clock gating = 다계층 클락 게이팅이 적용된 회로를 위한 클락 메쉬의 설계link Lee, Dong-Soo; 이동수; et al, 한국과학기술원, 2014 |
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