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100BaseT4 이더넷 송수신기를 위한 타이밍 복원 회로의 설계 = Timing recovery circuit design for 100BaseT4 ethernet transceiverlink 이준석; Lee, Joon-Suk; et al, 한국과학기술원, 1997 |
(A) generalized RLS method and its application to DPLL = 일반화된 재귀적 최소자승법과 그것의 디지털 위상제어루프로의 응용link Chun, Byung-Jin; 천병진; et al, 한국과학기술원, 1998 |
Low-noise digital phase locked loop using reference multiplication with adaptive calibration = 적응 교정적 기준 주파수 증가를 이용한 저잡음 디지털 위상고정루프link Sang, Jin-Woo; 상진우; et al, 한국과학기술원, 2012 |
상위수준 합성을 이용한 HDTV용 PCR클럭 복원을 위한 디지털 위상제어루프의 설계 = The design of PCR clock recovery digital PLL for HDTV using high-level synthesislink 김진욱; Kim, Jin-Wook; et al, 한국과학기술원, 1998 |
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