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Design and optimization of mesh clock network with multi-level clock gating 정진욱; 이동수; 신영수, 한국반도체학술대회, 대한전자공학회, 2014-02-25 |
Fast timing analysis of full custom digital circuits with accurate gate RC modeling 신영수; 이진곤; 정진욱, 제25회 한국반도체학술대회, 대한전자공학회, 2018-02-05 |
Managing power consumption and clock skew using mesh clock network with multiple subtrees 신영수; 정진욱, 한국반도체학술대회, 대한전자공학회, 2015-02-10 |
Simultaneous fixing hold violations of best and worst corners 한인학; 정진욱; 신영수, 한국반도체학술대회, 대한전자공학회, 2015-02-10 |
TFET 기반 표준 셀 레이아웃 방법 및 배치 최적화 신영수; 송영수; 정진욱, SoC 학술대회, 대한전자공학회, 2018-05-11 |
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