근거리 통신망에서의 망접속기의 구현 및 성능분석

Abstract

본 논문에서는 근거리통신망에서 사용자 기기를 network에 접속 시키기 위해 필요한 망접속기의 제반 문제들에 대해 연구하였다. 먼저 망접속기의 hardware적 설계요소인 host interface 방법 및 고성능을 위한 multiprocessor single bus system의 구조를 검토 하였고, VLSI node processor의 성능을 비교하였다. 또한 software의 위치에 따른 접속기의 특성을 살펴보였다. 이어 실제 구현한 network interface unit의 hardware, software구조 및 intermodule communication 방법을 제시하였다. 또한 일반적인 network interface adapter 설계시 제기되는 여러 성능 변수들을 분석하였다. VLSI node processor 의 내장 DMA 및 FIFO buffer 와 end-to-end packet을 loss없이 받기위한 조건 및 bus latency와의 관계를 구하였고, block화된 receive buffer의 최적크기를 block overhead 크기와 연관지어 구하였다. 또, receive buffer의 server에 해당하는 CPU와 input DMAC의 internal bus contention을 고려하여, buffer 용량제한에 의한 packet loss probability를 분석하였다. 분석을 위한 model로는 좀더 실제 system에 접근하기 위하여, synchronous server의 minislot approximation 방법을 사용하였다. 그 결과 buffer 용량에 대한 packet loss probability 의 변화를 구하였다.