고성능 마이크로프로세서를 위한 32-Bit data-path의 설계

Abstract

본 논문에서는 고성능의 마이크로프로세서를 위한 32-bit data-path의 설계를 그 주제로 다루었다. 이 영역의 모든 기능을 기술하고 있는 instruction set은 여러가지 산술 및 논리 연산, data transfer 연산, bit manipulation 연산, 그리고 conditional transfer 연산 등을 수행하는 instruction들을 포함하고 있다. 주어진 clock 주기안에 이들 instruction들을 수행할 수 있도록 하기 위하여 많은 새로운 구조적 특징들을 첨가시켰으며, Verilog HDL simulator를 이용하여 이들 설계된 구조의 올바른 동작을 검증하였다. Block 단계의 설계를 마친 후, 회로 단계의 설계를 SPICE simulator를 이용하여 행하였으며, 고속의 덧셈기와 여러가지 고속 회로 기술들을 이용하여, 본 data-path 영역이 40MHz clock 주파수에서도 동작할 수 있음을 보였다.