새로운 電荷 結合 Analog-to-digital 變換機

Abstract

현재 analog신호 처리 분야에서 널리 사용되고 있는 charge coupled device 를 이용하여 새로운 A/D변환기를 제안하고 4 - bit P - channel소자를 실험 제작하였다. 이 A/D변환기의 핵심부분은 CCADC라는 monolithic silicon chip으로 실현하였고, clock발생기를 비롯한 control회로는 discrete IC를 사용하여 주변회로로 제작하였다. CCADC chip은 보통의 P - channel MOS 제작 기술에 다가 overlapping gate구조를 실현하기 위한 aluminum양극 산화 기술과 potential barrier를 실현하기 위한 phosphorus implantation을 추가한 공정으로 제작되었다. 이 A/D변환기의 설계에서는 A/D변환의 정확성에 직접적인 영향을 주는 4개의 potential well (M-well)의 면적비(8: 4:2:1)가 제작과정을 통하여 보존될 수 있도록 주력 하였으며 제작된 sample소자 16개에 대하여 4개의 M-well의 전하용량을 측정해 본 결과 모든 sample에 대하여 모든 M-well의 전하용량의 오차는 $\frac{1}{2}LSB$이내에 들어 있었다. 1차 aluminum과 2차 aluminum전극 아래서의 silicon표면 전위를 측정하여 이에 따라 clock전압을 설계하였다. 측정된 출력전류값으로 부터 입력전압과 입력 전하량의 관계를 산출한 결과 약 3.0m±0.1pC/volt의 값을 얻었다. Potential well(S-well)에 저장된 신호전하는 floating diffusion과 on-chip MOS transistor로 이루어진 source follower에 의해 감지 하였으며 $1\frac{1}{2} phase clock$을 사용하여 전하의 감지가 DC phase의 clock전극 아래서 행하여 지게 함으로써 매우 안정된 동작을 얻을 수가 있었다. Analog입력신호에 대한 이 A/D변환기의 동적 특성에서 생기는 glitch의 원인 mechanism인 ``dump slot``을 설명하였으며, 이러한 오동작을 방지하기 위한 입력방법인 ``slot zero``삽입방법을 사용한 결과 정상적인 A/D 변환 특성을 얻을수 있음을 확인하였다. 제작된 4-bit, p-channel A/D변환기의 최대 throughput rate는 동작 clock주파수의 상한과 같으며 $2×10^5 samples/sec$로 나타났다. 동작 clock주파수의 하한은 약 20kHz로 측정되었는는데, 이것은 비정상적으로 큰 dark current(10μA/㎠) 때문인 것으로 판명되었다. Dry ice증기로 cooling을 하여 동작 온도를 20℃ 만큼 내린 결과 dark current의 크기는 약 $\frac{1}{5}$ 정도로 줄었으며, 이때의 동작 주파수 하한은 1kHz이하로 내려갔다. 제작된 CCADC chip에서의 전하의 이동경로에 따른 총전하 이동 손실량 ($Q_ℓt$)을 자유전하이동 손실량 ($Q_ℓf$)과 surface state에 의한 손실량 ($Q_ℓs$)으로 분리해 낼수 있는 측정방법을 제시하였다. Dark current의 크기와 surface state의 밀도를 parameter로 하여 각 전하이동 경로에 따른 surface state에 의한 손실량 ($Q_ℓs$) 를 계산해 내는 model을 고안하여, 이로부터 계산된 $Q_ℓs$의 계산치를 상기한 측정 방법으로 부터 산출된 값과 비교하여 잘 일치하는 것을 확인하였다. 이 논문에서 제안하는 전하 결합 A/D변환기는 구조가 간단하여 chip면적이 적게 들고, 전력소모가 적으며, pipe line식 A/D변환이 가능한 등의 장점이 있어서, 현재 수요가 급증하고 있는 analog신호처리 소자와 함께 on-chip으로 제작되기에 적합한 소자인 것으로 판단되었다. 끝으로, CCADC chip의 dimension 을 더욱 줄이고, 제작공정을 개선하여 dark current의 밀도를 100nA/㎠ 정도 이하로 줄일 수 있다면 동작 주파수 범위가 0.1kHz