디램 페리 트랜지스터 미세화를 위한 채널 임플란트 조건 시뮬레이션 연구

Abstract

2년 마다 트랜지스터 집적도가 2배 증가한다는 무어의 법칙으로 대표되는 반도체 개발의 역사는 다이렉트 터널링에 의한 게이트 누설 전류 증가로 인해 Gate Oxide Thickness Scaling이 한계에 봉착하면서부터 급격한 개발 난이도 상승에 직면하게 되었다. 집적도 향상 및 트랜지스터 특성 개선에 핵심이 되는 트랜지스터 Length Scaling은 Short Channel Effect (SCE)를 극복하기 위해 Gate Oxide Thickness Scaling이 필수적으로 동반되어야 하는데, 이러한 제약을 극복하고자 지난 세대의 디램 페리 트랜지스터 개발 과정에서는 Shallow Junction Scheme이 도입되었으며, 이마저도 한계에 달하자 HKMG 기술까지 도입되어 있지만 최근 세대에서는 더 이상 SCE를 획기적으로 줄 일 만한 Item이 없는 상황이다. 이에 따라 디램 페리 트랜지스터 Platform 자체를 Planar type에서 FinFET으로 전환해야 하는 상황이지만 FinFET으로 전환 시, 장비 교체, 개발 기간 등을 고려하면 막대한 비용과 시간이 소요되어 단기간에 전환이 힘든 상황이며, 현재의 Platform으로 최대한 디램 페리 트랜지스터 Dimension Scaling을 해야 하는 상황이다. 본 논문에서는 Planar type의 DRAM NMOS 페리 트랜지스터 Length Scaling을 위한 SSR (Super Steep Retrograde Well) Channel Implant 조건을 제안한다. TCAD Simulation (Centaurus)을 활용하여 현재 DRAM에서 Implant Dopant로 사용하고 있지 않은 Indium을 Channel Implant의 Dopant로 사용하여 Boron Channel Implant 대비 더 Steep한 Retrograde Well을 형성하는데 초점을 두었으며, Indium Channel Implant의 Dose & Energy Split 결과, On Current 및 DIBL을 동시에 개선하면서 단점은 최소화할 수 있는 조건을 도출하였다.