수직 적층형 나노와이어 형성 방법 및 수직 적층형 나노와이어를 포함하는 트랜지스터 제조 방법FORMING METHOD OF VERTICALLY STACKED NANO-WIRE AND FABRICATION METHOD OF TRANSISTOR HAVING VERTICALLY STACKED NANO-WIRE
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | 최양규 | ko |
| dc.contributor.author | 문동일 | ko |
| dc.contributor.author | 정의식 | ko |
| dc.contributor.author | 허재 | ko |
| dc.date.accessioned | 2024-02-16T00:00:49Z | - |
| dc.date.available | 2024-02-16T00:00:49Z | - |
| dc.identifier.uri | http://hdl.handle.net/10203/318068 | - |
| dc.description.abstract | 수직 적층형 나노와이어 형성 방법 및 트랜지스터 제조 방법이 개시된다. 본 발명에 따른 나노와이어 형성 방법은, 기판에 하드마스크를 증착하는 단계, 상기 하드마스크의 적어도 일부를 식각하는 단계, 이방성 식각을 통하여 상기 기판에 나노와이어를 패터닝하는 단계, 상기 기판에 보호막을 형성하는 단계 및 등방성 식각을 통하여 상기 기판에 나노와이어를 형성하는 단계를 포함한다. 이에 의하여, 나노와이어의 단면 크기를 용이하게 제어할 수 있고, 다수의 나노와이어가 적층된 채널 구조에서 전면 게이트 전극을 형성할 수 있으며, 수직 적층형 나노와이어를 포함하는 소스와 드레인 접합이 없는 트랜지스터를 제조할 수 있다. | - |
| dc.title | 수직 적층형 나노와이어 형성 방법 및 수직 적층형 나노와이어를 포함하는 트랜지스터 제조 방법 | - |
| dc.title.alternative | FORMING METHOD OF VERTICALLY STACKED NANO-WIRE AND FABRICATION METHOD OF TRANSISTOR HAVING VERTICALLY STACKED NANO-WIRE | - |
| dc.type | Patent | - |
| dc.type.rims | PAT | - |
| dc.contributor.localauthor | 최양규 | - |
| dc.contributor.assignee | 한국과학기술원 | - |
| dc.identifier.iprsType | 특허 | - |
| dc.identifier.patentApplicationNumber | 10-2015-0064589 | - |
| dc.identifier.patentRegistrationNumber | 10-1783403-0000 | - |
| dc.date.application | 2015-05-08 | - |
| dc.date.registration | 2017-09-25 | - |
| dc.publisher.country | KO | - |
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