行経路でのパイプライン構造を持ったメモリ

Abstract

【要約】 電気信号の論理状態を貯蔵可能な複数個のメモリセルコアがN個の列とM個の行に配列されているメモリセルアレイと、列または行に配列されている各メモリセルコアのアドレスとビットラインの能動化を通じ該当セルコアに貯蔵されているデータの読出または書込動作を行なえるメモリ構造に関するものである。特に、メモリセルアレイのアドレスラインは、所定個数ずつ束ねて一つの群を形成し、各群を代表するメインアドレスラインと各群を形成するアドレスラインを該当メインアドレスラインのサブアドレスラインに形成し、特定制御システムからアドレスデータの入力を受け、上記のメインアドレスラインをアクセスすると、アクセスされたメインアドレスラインに属するサブアドレスラインを選択することを特徴とする行経路でのパイプライン構造を持ったメモリを提供し、アドレスデコーディング動作とセルコアでの動作を分離でき、アドレス多重化方式をそのまま使用し既存のシステムと互換性を維持できる。