대면적 웨이퍼를 이용한 나노포어 칩의 제조방법Manufacturing method of nanopore chip using large area wafer
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | 나노종합기술원 | ko |
| dc.contributor.author | 안치원 | ko |
| dc.contributor.author | 한희 | ko |
| dc.contributor.author | 서대래 | ko |
| dc.date.accessioned | 2021-06-03T07:10:19Z | - |
| dc.date.available | 2021-06-03T07:10:19Z | - |
| dc.identifier.uri | http://hdl.handle.net/10203/285522 | - |
| dc.description.abstract | 본 발명은 나노포어 칩의 제조방법에 있어서, 실리콘 웨이퍼층, 상기 실리콘 웨이퍼층의 양측에 증착 형성되는 제 1 산화층 및 제 2 산화층, 상기 제 1 산화층 및 상기 제 2 산화층의 노출된 외측면에 증착 형성되는 제 1 LSN박막층 및 제 2 LSN박막층을 포함하는 증착 웨이퍼를 준비하는 단계; 상기 제 2 LSN박막층 및 상기 제 2 산화층을 선택적으로 식각하여 하부 윈도우 및 절단경계가 형성되는 단계; 상기 제 1 LSN박막층을 선택적으로 식각하여 나노포어가 형성되는 단계; 상기 실리콘 웨이퍼층 중 상기 하부 윈도우를 통하여 노출된 제 1 영역 및 상기 절단경계를 통하여 노출된 제 2 영역으로부터 식각되어 상부 윈도우 및 절단경계 홈이 형성되는 단계; 상기 제 1 산화층 중 상기 상부 윈도우를 통하여 노출된 제 3 영역으로부터 식각되어 상기 상부 윈도우의 길이에 대응되는 상기 제 1 산화층이 제거되는 단계; 및 상기 절단경계 홈을 따라 커팅되어 복수개의 나노포어 칩이 형성되는 단계; 를 포함하는 것을 특징으로 하는 웨이퍼를 이용한 나노포어 칩의 제조방법에 대한 것이다. | - |
| dc.title | 대면적 웨이퍼를 이용한 나노포어 칩의 제조방법 | - |
| dc.title.alternative | Manufacturing method of nanopore chip using large area wafer | - |
| dc.type | Patent | - |
| dc.type.rims | PAT | - |
| dc.contributor.nonIdAuthor | 안치원 | - |
| dc.contributor.nonIdAuthor | 한희 | - |
| dc.contributor.nonIdAuthor | 서대래 | - |
| dc.contributor.assignee | 한국과학기술원 | - |
| dc.identifier.iprsType | 특허 | - |
| dc.identifier.patentApplicationNumber | 10-2019-0142149 | - |
| dc.identifier.patentRegistrationNumber | 10-2254034-0000 | - |
| dc.date.application | 2019-11-07 | - |
| dc.date.registration | 2021-05-13 | - |
| dc.publisher.country | KO | - |
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- RIMS Patents
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