희소 행렬 곱셈을 위한 확장성 있는 인메모리 프로세싱 아키텍처

Abstract

이 논문에서는 희소 행렬 간의 곱셈과 덧셈의 특징에 대해 알아보았고, 간접 메모리 접근으로 인한 성능 병목을 분석했으며, 이를 해결하기 위하여 HBM 기반의 Single Program, Multiple Data 스타일 인메모리 프로세싱 아키텍처를 제안하였다. 특히 결과 행렬의 크기를 쉽게 예측할 수 없는 희소 행렬 곱셈에서 메모리 사용량을 최소화하기 위한 알고리즘을 도입하였다. 또한 메모리 칩이라는 한정된 주소 공간 내에 들어가지 않는 큰 행렬들을 곱하기 위한 방법을 제안하였다. 제안한 아키텍처를 gem5 시뮬레이터로 구현하여 그 성능을 측정하여 기존 GPU 기반 솔루션보다 개선됨을 보였다.