실리콘 관통전극의 킵-아웃 존 결정 방법 및 킵-아웃 존을 결정하는 프로그램을 저장한 컴퓨터 판독가능 기록매체METHOD FOR DETERMINING KEEP-OUT ZONE OF THROUGH SILICON VIA AND COMPUTER-READERBLE RECORDING MEDIUM STORING KEEP-OUT ZONE DETERMINIG PROGRAM

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본 발명에 따른 실리콘 관통전극의 킵-아웃 존 결정 방법은, 실리콘 관통전극의 커패시턴스를 측정하여, 커패시턴스-바이어스 전압 곡선을 도출하는 단계; 상기 실리콘 관통전극에 대한 커패시턴스 등가 회로 관계식에 의해, 상기 실리콘 관통전극의 평탄화 전압 커패시턴스를 산출하는 단계; 상기 평탄화 전압 커패시턴스와 상기 커패시턴스-바이어스 전압 곡선에 의해, 상기 실리콘 관통전극의 평탄화 전압을 산출하는 단계; 상기 평탄화 전압에 의해, 상기 실리콘 관통전극의 기판부와 유전체부 사이에서의 계면 전기 퍼텐셜을 산출하는 단계; 및 상기 계면 전기 퍼텐셜에 의해, 상기 실리콘 관통전극의 킵-아웃 존을 산출하는 단계를 포함한다.
Assignee
한국과학기술원
Country
KO (South Korea)
Application Date
2018-08-14
Application Number
10-2018-0094748
Registration Date
2018-11-02
Registration Number
10-1916819-0000
URI
http://hdl.handle.net/10203/277958
Appears in Collection
GT-Patent(특허)
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