표준 3중 웰 씨모스 공정에서 구현된 수직형 바이폴라정션 트랜지스터를 전류 소오스로 사용하는 회로

Abstract

본 발명은 표준 3중 웰 CMOS 공정에서 구현된 수직형 바이폴라 정션 트랜지스터를 이용하는 전압 제어 발진기, 차동 회로, 및 전류 미러 회로에 관한 것이다. 본 발명의 일실시예에 따르면, 전압 제어 발진기는 부성 저항 성분을 생성하기 위한 부성 저항 셀, 제어 전압에 의하여 임피던스를 가변시킴으로써 출력 신호의 주파수를 가변시키는 LC 탱크, 및 일정한 전류를 공급하기 위한 전류 소오스를 포함하되, 전류 소오스는 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되고, 에미터는 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되는 수직형 바이폴라 정션 트랜지스터로 구현된다. 또한, 본 발명의 다른 실시예에 따르면, 전압 제어 발진기의 부성 저항 셀, 각종 차동 회로의 전류 소오스, 또는 전류 미러 회로의 능동 소자를 수직형 바이폴라 정션 트랜지스터로 구현함으로써, 전체 회로의 위상 잡음 특성과 1/f 잡음 특성 및 소자간 정합 특성을 개선시키며 동작 전압의 여유(voltage head room)를 높일 수 있다.