아연 및 아연합금을 이용한 비아 및 그의 형성 방법, 그를3차원 다중 칩 스택 패키지 제조 방법(via using Zn or Zn alloys and its making method, 3D chip stack packages using therof)

Abstract

본 발명은 아연 및 아연합금을 이용한 비아 및 그의 형성 방법, 그를 이용한 3차원 다중 칩 스택 패키지 형성 방법에 관한 것으로, 3차원 칩을 적층하는데 있어서, 칩 사이의 회로배선을 구성하기 위하여 칩에 비아홀을 뚫고, 그 내벽에 씨앗층을 증착한 후, 전기 도금법으로 상기 비아홀 내부에 아연 및 아연합금의 도금층을 형성한 후, 표면의 산화막을 제거한 후 아연 및 아연합금의 녹는점 이상에서 열처리를 가하여 빠르고 결함이 적은 비아를 갖는 칩을 형성한다. 특히, 본 발명의 아연 비아를 포함하는 칩을 형성할 경우 구리 비아에서 나타나는 공정변수 확립(도금모드, 전류밀도, 첨가제의 의한 영향, 기공형성 등)의 문제점 및 주석(및 기타 저융점 금속) 비아에서 나타나는 후속공정(솔더링, 칩 스택 등)에서 나타나는 공정 및 기계적 신뢰성의 문제점을 동시에 해결할 수 있다. 또한, 3차원 칩 스택 패키지에서 다양한 기능의 칩을 스택 할 경우에, 각 칩의 공정 온도에 적합한 열적 특성(용융점, 열팽창계수 등)을 가지는 아연합금 비아의 합금원소의 양을 조절하여 간단하게 형성할 수 있다.