DC Field | Value | Language |
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dc.contributor.author | 김정호 | ko |
dc.contributor.author | 구경철 | ko |
dc.date.accessioned | 2017-12-20T11:21:08Z | - |
dc.date.available | 2017-12-20T11:21:08Z | - |
dc.date.issued | 2013-05-30 | - |
dc.identifier.uri | http://hdl.handle.net/10203/233889 | - |
dc.description.abstract | 적층 칩 패키지는 제1 반도체 칩 및 제2 반도체 칩을 포함한다. 제1 반도체 칩은 복수의 제1 소자들을 포함하는 제1 반도체 다이 및 제1 반도체 다이의 상면에 형성되는 제1 배선층을 구비한다. 제2 반도체 칩은 복수의 제2 소자들을 포함하는 제2 반도체 다이, 제2 반도체 다이를 관통하는 복수의 TSV들, 제2 반도체 다이의 상면에 형성되는 제2 배선층, 및 제2 반도체 다이의 하면에 형성되는 제3 배선층을 구비하고, 제1 반도체 칩 상에 적층된다. 제3 배선층은 메시(mesh) 형태로 형성되어 제1 반도체 칩과 제2 반도체 칩 사이의 신호 간섭을 방지하는 신호 간섭 방지 패턴을 포함한다. | - |
dc.title | 신호 간섭 방지 패턴을 구비하는 적층 칩 패키지, 그 제조 방법, 적층 칩 패키지를 포함하는 반도체 모듈, 및 그 제조 방법 | - |
dc.title.alternative | STACKED CHIP PACKAGE HAVING PATTERN FOR PREVENTING SIGNAL INTERFERENCE, MANUFACTURING METHOD THEREOF, SEMICONDUCTOR MODULE INCLUDING THE STACKED CHIP PACKAGE AND MANUFACTURING METHOD THEREOF | - |
dc.type | Patent | - |
dc.type.rims | PAT | - |
dc.contributor.localauthor | 김정호 | - |
dc.contributor.nonIdAuthor | 구경철 | - |
dc.contributor.assignee | 한국과학기술원 | - |
dc.identifier.iprsType | 특허 | - |
dc.identifier.patentApplicationNumber | 10-2012-0003993 | - |
dc.identifier.patentRegistrationNumber | 10-1271645-0000 | - |
dc.date.application | 2012-01-12 | - |
dc.date.registration | 2013-05-30 | - |
dc.publisher.country | KO | - |
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