관통 실리콘 비아를 이용한 수동 이퀄라이저를 구비하는 인터포저, 그 제조 방법, 인터포저를 포함하는 적층 칩 패키지, 및 그 제조 방법INTERPOSER HAVING PASSIVE EQUALIZER USING THROUGH SILICON VIA, MANUFACTURING METHOD THEREOF, STACKED CHIP PACKAGE INCLUDING THE INTERPOSER, AND MANUFACTURING METHOD THEREOF
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | 김정호 | ko |
| dc.contributor.author | 이만호 | ko |
| dc.contributor.author | 김희곤 | ko |
| dc.date.accessioned | 2017-12-20T11:17:01Z | - |
| dc.date.available | 2017-12-20T11:17:01Z | - |
| dc.date.issued | 2013-06-19 | - |
| dc.identifier.uri | http://hdl.handle.net/10203/233761 | - |
| dc.description.abstract | 인터포저는 반도체 기판, 반도체 기판의 전면 및 후면에 형성되는 제1 및 제2 절연층, TSV들, 금속 배선들 및 후면 금속 패턴을 포함한다. TSV들은 반도체 기판 및 절연층들을 관통하여 형성된다. 금속 배선들은 제1 절연층의 전면에 형성되고, 신호 전달 라인 및 접지 라인들을 구비한다. 후면 금속 패턴은 제2 절연층의 후면에 형성되고, 제1 방향으로 연장된 접합 패턴 및 접합 패턴으로부터 제1 방향에 직교하는 제2 방향으로 연장된 핑거 패턴들을 구비한다. 제1 핑거 패턴은 제1 TSV를 통하여 신호 전달 라인과 전기적으로 연결되고 제2 핑거 패턴들은 제2 TSV들을 통하여 접지 라인들과 전기적으로 연결되어 수동 이퀄라이저가 구현된다. | - |
| dc.title | 관통 실리콘 비아를 이용한 수동 이퀄라이저를 구비하는 인터포저, 그 제조 방법, 인터포저를 포함하는 적층 칩 패키지, 및 그 제조 방법 | - |
| dc.title.alternative | INTERPOSER HAVING PASSIVE EQUALIZER USING THROUGH SILICON VIA, MANUFACTURING METHOD THEREOF, STACKED CHIP PACKAGE INCLUDING THE INTERPOSER, AND MANUFACTURING METHOD THEREOF | - |
| dc.type | Patent | - |
| dc.type.rims | PAT | - |
| dc.contributor.localauthor | 김정호 | - |
| dc.contributor.nonIdAuthor | 이만호 | - |
| dc.contributor.nonIdAuthor | 김희곤 | - |
| dc.contributor.assignee | 한국과학기술원 | - |
| dc.identifier.iprsType | 특허 | - |
| dc.identifier.patentApplicationNumber | 10-2012-0006088 | - |
| dc.identifier.patentRegistrationNumber | 10-1278442-0000 | - |
| dc.date.application | 2012-01-19 | - |
| dc.date.registration | 2013-06-19 | - |
| dc.publisher.country | KO | - |
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