반도체칩의 삼차원 적층 방법METHOD FOR THREE DIMENSIONAL STACKING OF SEMICONDUCTOR CHIP

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dc.contributor.author백경욱ko
dc.contributor.author최용원ko
dc.contributor.author신지원ko
dc.date.accessioned2017-12-20T01:38:02Z-
dc.date.available2017-12-20T01:38:02Z-
dc.date.issued2017-06-02-
dc.identifier.urihttp://hdl.handle.net/10203/229916-
dc.description.abstract본 발명은, TSV(Through Silicon Via)를 이용한 칩 적층 방법에 있어서,TSV 및 범프가 형성된 제1 웨이퍼의 상단에 에폭시 수지의 폴리머 접합물질을 도포시키는 단계, 상기 제1 웨이퍼를 칩 단위로 절단하는 단계, 및 상기 칩을 전극이 구비된 제2 웨이퍼 상단에 일방향으로 반복 적층하는 단계를, 포함하는, 반도체칩의 삼차원 적층 방법을 제공한다.-
dc.title반도체칩의 삼차원 적층 방법-
dc.title.alternativeMETHOD FOR THREE DIMENSIONAL STACKING OF SEMICONDUCTOR CHIP-
dc.typePatent-
dc.type.rimsPAT-
dc.contributor.localauthor백경욱-
dc.contributor.nonIdAuthor최용원-
dc.contributor.nonIdAuthor신지원-
dc.contributor.assignee한국과학기술원-
dc.identifier.iprsType특허-
dc.identifier.patentApplicationNumber10-2011-0053715-
dc.identifier.patentRegistrationNumber10-1745728-0000-
dc.date.application2011-06-03-
dc.date.registration2017-06-02-
dc.publisher.countryKO-
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MS-Patent(특허)
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