반도체칩의 삼차원 적층 방법METHOD FOR THREE DIMENSIONAL STACKING OF SEMICONDUCTOR CHIP

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본 발명은, TSV(Through Silicon Via)를 이용한 칩 적층 방법에 있어서,TSV 및 범프가 형성된 제1 웨이퍼의 상단에 에폭시 수지의 폴리머 접합물질을 도포시키는 단계, 상기 제1 웨이퍼를 칩 단위로 절단하는 단계, 및 상기 칩을 전극이 구비된 제2 웨이퍼 상단에 일방향으로 반복 적층하는 단계를, 포함하는, 반도체칩의 삼차원 적층 방법을 제공한다.
Assignee
한국과학기술원
Country
KO (South Korea)
Issue Date
2017-06-02
Application Date
2011-06-03
Application Number
10-2011-0053715
Registration Date
2017-06-02
Registration Number
10-1745728-0000
URI
http://hdl.handle.net/10203/229916
Appears in Collection
MS-Patent(특허)
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