수직 집적 전면-게이트 다층 나노선 채널 기반의 무접합 트랜지스터 및 그 제작 방법VERTICALLY INTEGRATED GATE-ALL-AROUND MULTIPLE NANOWIRE JUNCTIONLESS TRANSISTOR AND MANUFACTURING METHOD THEREOF
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | 최양규 | ko |
| dc.contributor.author | 이병현 | ko |
| dc.contributor.author | 강민호 | ko |
| dc.date.accessioned | 2017-12-20T00:42:38Z | - |
| dc.date.available | 2017-12-20T00:42:38Z | - |
| dc.date.issued | 2017-11-21 | - |
| dc.identifier.uri | http://hdl.handle.net/10203/228732 | - |
| dc.description.abstract | 수직 집적 전면-게이트 다층 나노선(vertically integrated gate-all-around multiple nanowire) 채널 기반의 무접합 트랜지스터 제작 방법은 복수의 나노선들이 수직으로 집적된 수직 집적 다층 나노선 채널을 형성하는 단계; 상기 수직 집적 다층 나노선 채널에 층간 절연막(interlayer dielectric; ILD)을 형성하는 단계; 상기 수직 집적 다층 나노선 채널 중 적어도 일부가 노출되도록 상기 층간 절연막에 홀을 생성하는 단계; 및 상기 홀이 채워지도록 상기 층간 절연막 상에 게이트 유전막을 형성하는 단계를 포함하고, 상기 홀이 채워지도록 상기 층간 절연막 상에 게이트 유전막을 형성하는 단계는 상기 홀을 통하여 노출된 상기 수직 집적 다층 나노선 채널 중 적어도 일부를 감싸도록 상기 층간 절연막 상에 게이트 유전막을 증착하는 단계를 포함한다. | - |
| dc.title | 수직 집적 전면-게이트 다층 나노선 채널 기반의 무접합 트랜지스터 및 그 제작 방법 | - |
| dc.title.alternative | VERTICALLY INTEGRATED GATE-ALL-AROUND MULTIPLE NANOWIRE JUNCTIONLESS TRANSISTOR AND MANUFACTURING METHOD THEREOF | - |
| dc.type | Patent | - |
| dc.type.rims | PAT | - |
| dc.contributor.localauthor | 최양규 | - |
| dc.contributor.nonIdAuthor | 이병현 | - |
| dc.contributor.nonIdAuthor | 강민호 | - |
| dc.contributor.assignee | 한국과학기술원 | - |
| dc.identifier.iprsType | 특허 | - |
| dc.identifier.patentApplicationNumber | 10-2016-0017812 | - |
| dc.identifier.patentRegistrationNumber | 10-1802055-0000 | - |
| dc.date.application | 2016-02-16 | - |
| dc.date.registration | 2017-11-21 | - |
| dc.publisher.country | KO | - |
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