반도체 집적회로의 고속 풀업회로

Abstract

본 발명은 반도체 집적회로의 고속 풀업회로에 관한 것으로서, 고성능이 요구되는 반도체 집적회로(VLSI)에서 사용될 수 있는 동적-정적 CMOS 논리회로에서 발생되는 풀업 지연시간에 대한 문제를 개선, 더욱 고속 동작을 하기 위하여 정적 CMOS 회로를 고속 풀업회로로 사용함으로써 풀업 지연시간을 줄일 수 있을 뿐만 아니라 전체 PMOS 트랜지스터의 폭 크기를 줄일 수 있는 이점이 있다.