DC Field | Value | Language |
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dc.contributor.advisor | 조성환 | - |
dc.contributor.advisor | Cho, SeongHwan | - |
dc.contributor.author | 이성규 | - |
dc.contributor.author | Lee, Seong-Gyu | - |
dc.date.accessioned | 2017-03-29T02:39:15Z | - |
dc.date.available | 2017-03-29T02:39:15Z | - |
dc.date.issued | 2016 | - |
dc.identifier.uri | http://library.kaist.ac.kr/search/detail/view.do?bibCtrlNo=649632&flag=dissertation | en_US |
dc.identifier.uri | http://hdl.handle.net/10203/221819 | - |
dc.description | 학위논문(석사) - 한국과학기술원 : 전기및전자공학부, 2016.2 ,[v, 36 p. :] | - |
dc.description.abstract | 비동기 샘플링은 아날로그-디지털 변환의 코드 밀도 테스트를 클럭 회로에 적용시킨 정교한 시간 차이 측정 테크닉이다. 이 테크닉의 장점 중 하나는 PVT 변화에 대한 교정 없이 세밀한 해상도를 얻을 수 있다는 점이다. 또한 디지털 회로를 통해 간단한 구조로 구현이 가능하기 때문에, 위상 오프셋을 교정하는 클럭 회로에서 주로 사용되었다. 그러나, 이 테크닉을 사용한 기존의 연구는 여전히 특정 주파수에 대해 비균일 샘플링이 발생하는 문제를 겪고 있다. 이러한 문제에 관하여, 본 학위논문에서는 분수 분주형 주파수고정루프 기반의 비동기 샘플링 클럭 발생기를 제안하여 어떠한 주기를 갖는 입력에 대해서도 항상 클럭 분포의 균일성을 보장할 수 있도록 하였다. 또한, 프로그램 가능한 지연고정루프의 설계를 통해 완전 합성 가능한 쿼드러쳐 신호 교정기를 구현하였다. | - |
dc.language | kor | - |
dc.publisher | 한국과학기술원 | - |
dc.subject | 비동기 샘플링 | - |
dc.subject | 위상 에러 교정 | - |
dc.subject | 쿼드러쳐 신호 교정기 | - |
dc.subject | 지연고정루프 | - |
dc.subject | 주파수고정루프 | - |
dc.subject | Asynchronous sampling | - |
dc.subject | timing error calibration | - |
dc.subject | quadrature clock phase corrector | - |
dc.subject | delay-locked loop | - |
dc.subject | frequency locked loop | - |
dc.title | 분수 분주형 주파수고정루프 기반의 비동기 샘플링 테크닉을 이용한 완전 합성 가능 쿼드러쳐 신호 교정기 | - |
dc.title.alternative | A fully-synthesizable quadrature signal corrector using an asynchronous sampling technique with fractional frequency-locked loop | - |
dc.type | Thesis(Master) | - |
dc.identifier.CNRN | 325007 | - |
dc.description.department | 한국과학기술원 :전기및전자공학부, | - |
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