A study of device design and process integration for graphene FET

Abstract

본 학위 논문에서는 이러한 문제를 해결하기 위하여 금속과 접촉한 그래핀의 특성에 대한 분석과 진보된 접촉 구조의 개발, 그리고 높은 출력 특성 향상 등을 위한 소자 구조의 개발 등에 대해 깊이 있게 진행된 연구를 다룬다. 접촉 저항을 낮추기 위한 구조 개발을 달성하기 위해, 접촉 모듈의 그래핀에 antidot array를 구현하여 그래핀과 금속의 직접적인 결합을 유도해 낮은 접촉 저항을 달성하였다. 그리고 접촉된 금속의 종류에 따라 변화되는 그래핀의 일함수, 그리고 그래핀의 층 수에 따라 달라지는 일함수를 분석하였다. 게다가 산화막 없이 규소를 직접 기판으로 활용하는 소자 구조의 개발을 통해 낮은 접촉 저항과 함께 그래핀 소자의 가장 부족한 부분인, 우수한 출력 특성을 확보하였다. 먼저, 접촉 영역에 그래핀 antidot arrays를 도입하여 그래핀과 금속의 edge contact 특성을 활용하는 소자 구조를 최초로 개발하였으며, 이로부터 접촉 저항이 감소될 뿐만 아니라 transfer length가 길어져서 current crowding 효과도 줄여줄 수 있다는 결과를 보고 한다. 1차원 모델을 통해 제안된 소자의 동작 원리를 분석하였으며, 최초로 end contact resistivity를 실험적으로 추출하여 이론적인 결과와 잘 일치하는 것을 확인하였다. 이로부터 이러한 특성의 향상은 의도하였던 것처럼 그래핀과 금속이 공유결합을 하여 전기적 상호작용이 높아지는 end contact 구조로 인해 접촉영역에서 전하의 이동 특성이 매우 향상 되었기 때문이라는 것을 알게 되었다. 금속과 접촉한 그래핀의 일함수에 대한 분석을 위해 금속-그래핀-산화막-실리콘 구조의 커패시터를 제작하여 전압-커패시턴스의 측정으로부터 다양한 금속과 접촉한 그래핀의 일함수를 최초로 추출하였다. 이로부터 한 층의 그래핀은 이론적인 보고와 달리 금속과 접촉하였을 때 전기적 특성이 전혀 다르게 변하는 것은 아니라는 것을 확인하였고, 그래핀의 일함수는 금속에 크게 영향을 받는 것을 알게 되었다. 그리고 Pd와 접촉한 경우에서 가장 낮은 접촉 저항을 가지며, 그래핀의 높은 일함수가 낮은 접촉 저항에 대해 필수적인 요소가 아니라는 것을 보여주었다. 한 층의 그래핀에 이어서, 여러 층의 그래핀이 금속과 접촉한 경우에 나타나는 일함수의 변화에 대한 연구도 진행되었다. 한 층의 그래핀이 반복적으로 전사하는 과정을 통해 여러 층의 그래핀 전극을 형성하였으며, 전압-커패시턴스의 측정으로부터 그래핀 층이 증가함에 따라 금속과의 접촉으로 인한 일함수 변화에 대한 영향이 크게 줄어들어, 약 4.3~5.1 eV의 값으로 변화되는 것을 확인하였다. 게다가 4층 이상의 그래핀은 금속의 영향을 거의 받지 않는 것으로 밝혀졌다. 그래핀 전계 효과 트랜지스터에서 가장 취약한 부분인 출력특성의 개선을 위해, 산화막 없는 규소 기판 위에 그래핀 전자소자를 제작하여 낮은 접촉 저항과 높은 출력 특성을 동시에 달성하였다. 이는 규소 표면의 소수성으로 인해 그래핀 전자 소자의 최소 전하 농도가 낮아졌고, 접촉 저항과 출력 특성에 영향을 주는 금속 접촉 모서리에서의 그래핀 포텐셜 변화의 폭이 매우 감소하였기 때문이다. 이로 인해 약 10배 이상의 출력 저항, 약 6배 이상의 넓은 포화 전압 구간, 그리고 약 30배 이상의 고유 전압 증폭률 등을 확보하였다. 이 연구 결과는 그래핀의 성능을 최대한 활용할 수 있는 미래 지향적 소자 구조로써 향후의 그래핀 소자 구조에 대한 새로운 길을 제시해줄 것으로 기대된다...