Showing results 2 to 3 of 3
Reducing cache latency by combining addition and decoding = 가산과 디코딩의 통합을 이용한 캐시 시간지연의 감소에 관한 연구link Lee, Yung-Hei; 이융희; et al, 한국과학기술원, 1997 |
VLSI implementation for high-throughput turbo decoder with parallel architecture = 병렬 구조를 가지는 고속 터보 디코드의 VLSI 구현link Kwak, Jae-Young; 곽재영; et al, 한국과학기술원, 2003 |
Discover