Shuffling 기법을 적용한 CMOS 이미지 센서용 저전력 Multiple Column-parallel SAR ADC

Abstract

CMOS Image Sensor(CIS)의 저전력화를 구현하기 위해서는 readout 회로에서의 전력 소모가 최소화되어야한다. ADC는 기존 Single-slope 구조가 아닌 SAR ADC를 사용하여 static current 소모를 최소화하였고, SAR ADC에서의 CDAC으로 인한 size 부담을 줄이기 위해 multiple column-parallel 구조로 ADC를 배치하였다. SAR ADC는 효율적인 동작으로 Single-slope ADC보다 conversion speed가 빠르기 때문에 multiple column-parallel 구조로 배치했을 때의 speed 부담을 줄일 수 있다. 기본적으로 SAR ADC를 low-power 동작 할 수 있도록 logic의 부담을 최소화하였고, reconfigurable resolution동작을 포함하여 12bit / 8bit mode를 control 할 수 있게 하였다. Multiple column-parallel 구조에서는 Column Fixed-Pattern Noise(CFPN)이 더욱 critical 해 질 수 있는데, 그 영향을 줄이기 위해 ADC 내에서는 CDAC의 thermometer capacitor를 shuffling하고, 외부적으로 channel끼리 shuffling을 해주어 error를 흩뿌리는 효과를 볼 수 있도록 하였다. 그래서 하나의 ADC의 power 소모는 12bit / 8bit mode 각각 64uW, 52uW이고, full HD의 pixel 해상도로 가정할 경우 모든 channel ADC에서 소모하는 power는 약 10mW 정도로 예상된다. ADC의 성능은 12bit mode에서 SFDR = 76.24dB, SNDR = 70.57dB, 8bit mode에서 SFDR = 54.98dB, SNDR = 47.74dB로 예상된다.