상위수준 합성을 이용한 HDTV용 PCR클럭 복원을 위한 디지털 위상제어루프의 설계The design of PCR clock recovery digital PLL for HDTV using high-level synthesis
PCR 클럭 복원을 위한 디지탈 위상제어루프를 상위수준 언어의 합성을 이용하여 설계하였다. PCR이 도달할 때마다 PCR값을 로드하는 PCR 로드 알고리즘을 제안하고 그와 가변 PCR간격에 적응하기 위한 정규화 알고리즘을 이용하였다. 설계는 C모델을 이용하여 매개변수를 추출하고 Verilog HDL로 기술되어 합성되었다.합성된 타겟은 Altera Flex10K FPGA이며 PCB제작을 통해 테스트하였다. 구현된 회로는 27MHz에서 PCR기준에 의해 주어진 주파수에 3Hz 이내의 주파수 부동을 가지고 락킹한다.
- Advisors
- 김범섭researcher; Kim, Beom-Supresearcher
- Description
- 한국과학기술원 : 전기및전자공학과,
- Publisher
- 한국과학기술원
- Issue Date
- 1998
- Identifier
- 134822/325007 / 000963166
- Language
- kor
- Description
학위논문(석사) - 한국과학기술원 : 전기및전자공학과, 1998.2, [ iii, 50 p. ]
- Keywords
상위수준 합성; 디지탈 위상제어루프; 클럭복원; PCR; DPLL; High-level synthesis; Clock recovery; HDTV; MPEG-2
- Appears in Collection
- EE-Theses_Master(석사논문)
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