Memristor 논리 회로 응용을 위한 Memristor의 특성 분석

Abstract

최근 멤 리스터 (memristor)와 같은 저항성 스위칭 소자는 구조가 간단하고 비 휘발성 메모리 및 가변 저항 특성으로 인해 재구성 가능한 IC 애플리케이션에 주목하고있다. 대부분의 저항 스위칭 장치는 고밀도 집적을위한 크로스바 어레이 구조를 기반으로 구성됩니다. 따라서, $TiO_2, SiO_2$ 및 NiO와 같은 가변 재료를 사용하여 크로스바 어레이 기반 멤 리스터로 재구성 가능한 IC를 구현하는 접근법이 있었다. 반면에, 멤 리스터 기반 논리 게이트는 이론적으로 다양한 로직 기능으로 입증되어 회로의 복잡성을 크게 줄여 낮은 동작 전압과 낮은 전력 소비를 달성했다. 본 논문에서는 다양한 형태의 멤 리스터 중 $SiO_2$ 멤 리스터가 바이폴라 스위칭 특성과 본질적으로 높은 HRS / LRS (높은 저항 상태 / 낮은 저항 상태)로 인해 멤 리스터 비율 논리 회로 (MRL) 게이트의 적절한 메모리 요소로 선택되었다 ) 비율과 LRS에서 낮은 저항 값. $5 x 5 μm^2, 10 x 10 μm^2$ 및 $50 x 50 μm^2$ 의 SiO_2$ 멤 리스터가 제조되고 특성화되었습니다. 멤 리스터는 크기 변화에 관계없이 균일 한 DC 특성을 나타냅니다. 리셋 전압, 설정 전압 및 LRS는 각각 ~ 0.3V, ~ 0.3V 및 ~ 100Ω입니다. 그러나 높은 상태의 저항 값은 크기가 커짐에 따라 감소하며 $5 x 5 μm^2, 10 x 10 μm^2$ 및 $50 x 50 μm^2$ 에서 42.4kΩ, 18.1kΩ 및 4.6kΩ을 보여 주므로 HRS / LRS 비율은 크기가 커짐에 따라 감소합니다. 멤 리스터는 펄스 수, 펄스 전압 및 펄스 폭에 따라 다양한 펄스 특성을 나타냅니다. 멤 리스터의 저항 상태는 펄스 조건에 의해 제어됩니다. 1V 60ns 입력 펄스는 $5 x 5 μm^2$ 멤 리스터를 적절하게 제어 할 수 있습니다. 멀티 레벨은 멤 리스터의 또 다른 펄스 특성입니다. $5 x 5 μm^2$ 멤 리스터는 세트 공정에서 4 단계의 저 저항 상태를가집니다. 높은 저항 상태는 점차적으로 감소하여 1V, 1.5V, 2V 및 3V에서 각각 830Ω, 460Ω, 310Ω 및 180Ω을 나타냅니다. 'AND'및 'OR'기능을 수행하는 MRL 게이트는 멤 리스터를 기반으로하는 재구성 가능한 다기능 신경 응용 IC 응용 분야에 대한 기본 연구의 핵심 초석으로 설계되었습니다. 아직 개발되지 않은 표준 멤 리스터 논리 회로가 없기 때문에 MRL 게이트는 재구성 가능 IC를 만들기 전에 깊이있게 연구해야합니다. 로딩 효과 문제는 MRL 회로가 계단식 연결될 때 가장 중요한 문제 중 하나입니다. 로딩 효과로 인해 'AND'및 'OR'게이트가 올바르게 작동 할 수 없기 때문에 계단식 MRL 논리 회로를 구현하려면 $R{Load}$ 가있는 MRL 회로의 로딩 효과를 분석해야합니다. 저항 부하를 사용하는 MRL 게이트의 설계는 $SiO_2$ 멤 리스터의 모델링 된 데이터로 수행되었습니다. MRL 게이트의 'AND'및 'OR'기능은 $5 x 5 μm^2$ 의 $SiO_2$ 멤 리스터 크기를 사용하여 각 기능에 대해 입력 전압 1V 및 DC 전력 소비 23.5μW를 보여주는 HSPICE 시뮬레이션으로 시연되었습니다. 마지막으로, MRL 게이트의 부하 저항이 최적화되어 'AND'기능을위한 Rload≥20kΩ 및 'OR'기능을위한 Rload≥400Ω을 보여줍니다.