극소채널 ＭＯＳ 트랜지스터 제조방법

Abstract

본 발명은, p형 반도체 기판 상에 게이트 절연막과, 주게이트와, 캡핑층이 순차적으로 적층된 게이트 패턴을 형성하는 단계와; 상기 결과물 전면에 분리용 절연막을 형성하는 단계와; 상기 분리용 절연막 상에 상기 반도체 기판 및 상기 주게이트보다 작은 일함수를 갖는 측면게이트용 물질층을 형성하는 단계와; 상기 측면게이트용 물질층과 상기 분리용 절연막을 이방성식각하여 분리용 절연막 패턴과 측면게이트를 형성하는 단계와; n형 소오스/드레인을 각각 형성하는 단계와; 상기 소오스와 이에 인접하는 상기 측면게이트 및/또는 상기 드레인과 이에 인접하는 상기 측면게이트를 각각 전기적으로 연결시키는 도전막 패턴을 상기 결과물 상에 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 바이어스가 가해지지 않은 상태에서도 실리콘 기판에 반전층이 형성되어 이 얇은 반전층이 소오스/드레인 역할을 하게 되서 단채널 효과가 줄어들며 낮은 기판농도로 인해 채널에서의 캐리어의 이동도가 증가된다. 극소채널, 다결정 실리콘, 스페이서, MOS