레이스 로직 회로 Race Logic Circuit

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본 발명에 의한 레이스 로직 회로는 피연산자 논리신호를 입력받되, 상기 입력받은 피연산자 논리신호 중에서 가장 먼저 도달한 하이(high) 신호만을 출력하는 WTA 회로와, 상기 피연산자 논리신호를 상기 WTA 회로에 입력하는 복수개의 레이스 라인과, 직렬로 접속된 복수개의 지연소자를 가지며, 상기 지연소자 각각의 양단에는 트리거링 라인이 접속되고, 외부 클럭을 입력받아 상기 트리거링 라인으로 트리거링 신호를 출력하는 클럭 분배 라인 및 상기 트리거링 라인으로부터 출력되어 나오는 트리거링 신호에 의해서 트리거링됨으로써, 상기 레이스 라인으로의 피연산자 논리신호 입력여부를 결정하는 복수개의 피연산자 논리신호 입력 스위치를 포함하는 것을 특징으로 한다. 본 발명에 의한 레이스 로직은 다양한 논리 회로 구성이 가능하며, 특히 레이스 로직 회로를 집적회로로 구현하는 경우 논리 연산에 있어서 트랜지스터에서의 지연에 의한 지연 시간을 없앨 수 있고, 연결선에서의 시간 지연을 능동적으로 이용함으로써 시스템의 속도 향상을 가져올 수 있다.레이스 로직, WTA 회로(WTAC), 지연
Assignee
한국과학기술원
Country
KO (South Korea)
Issue Date
2003-06-04
Application Date
2000-12-27
Application Number
10-2000-0082707
Registration Date
2003-06-04
Registration Number
10-0387983-0000
URI
http://hdl.handle.net/10203/234950
Appears in Collection
EE-Patent(특허)
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