3차원 다층 멀티 칩 모듈 패키지 제조 방법3-Dimensional Multi-Layered Multi-Chip ModulePackaging Method
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | 권영세 | ko |
| dc.contributor.author | 신성호 | ko |
| dc.date.accessioned | 2017-12-20T11:44:09Z | - |
| dc.date.available | 2017-12-20T11:44:09Z | - |
| dc.date.issued | 2006-09-28 | - |
| dc.identifier.uri | http://hdl.handle.net/10203/234603 | - |
| dc.description.abstract | 본 발명은 IC 회로 공정이 되어 있는 반도체 기판 위에 적층된 다층의 절연층 내부에 다수의 베어 칩 및 고주파 특성이 우수한 수동 소자를 집적할 수 있는 3차원 다층 멀티 칩 모듈 패키지 및 그 제조 방법에 관한 것이다. 본 발명에 따르면, 반도체 기판; 다층의 절연층; 상기 반도체 기판 및 상기 절연층 속에 형성되는 공기 공동(Air - Cavity); 및 실장된 멀티 칩; 을 포함하는 다층 멀티칩 모듈 패키지 제조 방법에 있어서, 상기 반도체 기판의 특정 영역에 IC 공정을 수행하는 제 1 단계; 상기 IC 공정이 수행된 영역을 선택적으로 식각하여 그루브(Groove)를 형성하는 제 2 단계; 전기적 차폐를 위하여 상기 그루브의 표면을 접지면으로 도포하는 제 3 단계; 및 상기 그루브를 공기 공동으로 이용하기 위하여 상기 반도체 기판 위에 제 1 절연층을 형성시키는 제 4 단계; 를 포함하는 것을 특징으로 하는 다층 멀티 칩 모듈 패키지 제조 방법이 제공된다. | - |
| dc.title | 3차원 다층 멀티 칩 모듈 패키지 제조 방법 | - |
| dc.title.alternative | 3-Dimensional Multi-Layered Multi-Chip ModulePackaging Method | - |
| dc.type | Patent | - |
| dc.type.rims | PAT | - |
| dc.contributor.localauthor | 권영세 | - |
| dc.contributor.nonIdAuthor | 신성호 | - |
| dc.contributor.assignee | 한국과학기술원 | - |
| dc.identifier.iprsType | 특허 | - |
| dc.identifier.patentApplicationNumber | 10-2003-0072439 | - |
| dc.identifier.patentRegistrationNumber | 10-0632237-0000 | - |
| dc.date.application | 2003-10-17 | - |
| dc.date.registration | 2006-09-28 | - |
| dc.publisher.country | KO | - |
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