비아 매립방법 및 이를 이용한 반도체 패키지의 관통전극 형성방법Method for filling via and method forming through electrode of semiconductor package using the same
본 발명은 종횡비 5 이상의 비아를 보이드의 발생없이 매립할 수 있는 비아 매립방법 및 이를 이용한 반도체 패키지의 관통전극 형성방법을 개시하며, 개시된 본 발명에 따른 비아 매립방법은, 하지층에 비아를 형성하는 단계; 상기 비아를 포함한 하지층 상에 촉매 흡착용 박막을 증착하는 단계; 상기 촉매 흡착용 박막의 표면에 균일한 분포로 촉매들을 흡착시키는 단계; 상기 촉매들의 분포가 상기 비아의 입구부분으로부터 바닥으로 갈수록 높은 분포를 나타내는 불균일한 분포로 변경되도록 상기 촉매 흡착용 박막 상에 균일한 분포로 촉매들이 흡착된 결과물에 대해 플라즈마 처리를 수행하는 단계; 및 상기 촉매들이 불균일한 분포로 흡착된 비아 내에 금속막을 매립하는 단계;를 포함한다.
- Assignee
- 한국과학기술원,에스케이하이닉스 주식회사
- Country
- KO (South Korea)
- Issue Date
- 2011-06-28
- Application Date
- 2009-06-16
- Application Number
- 10-2009-0053431
- Registration Date
- 2011-06-28
- Registration Number
- 10-1046389-0000
- Appears in Collection
- RIMS Patents
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