시간 저장기를 이용한 체배 지연 동기루프 회로 및 주파수 합성 방법A MULTIPLYING DELAY LOCKED LOOP CIRCUIT USING TIME REGISTERS AND A METHOD FOR SYNTHESIZING A FREQUENCY
본 발명의 실시 예에 따른 체배 지연 동기루프 회로는 입력된 기준 클럭 신호가 통과되는 하나 이상의 지연 라인을 포함하며, 상기 지연 라인의 동작에 따라 주파수 체배된 펄스 신호를 출력하는 링 발진기; 상기 링 발진기 출력으로부터 제1 펄스 신호를 입력받아, 상기 제1 펄스 신호의 펄스 시간폭에 대응되는 제1 전압을 출력하는 제1 시간 저장기; 상기 링 발진기 출력으로부터 제2 펄스 신호를 입력받아, 상기 제2 펄스 신호의 펄스 시간폭에 대응되는 제2 전압을 출력하는 제2 시간 저장기; 및 상기 제1 전압 및 상기 제2 전압의 비교 결과에 따라 상기 링 발진기의 발진 주파수를 보정하는 주파수 보정부를 포함한다.
- Assignee
- 한국과학기술원
- Country
- KO (South Korea)
- Issue Date
- 2016-07-21
- Application Date
- 2015-03-03
- Application Number
- 10-2015-0029602
- Registration Date
- 2016-07-21
- Registration Number
- 10-1643497-0000
- Appears in Collection
- EE-Patent(특허)
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