와이어 본딩 인덕턴스를 감소시키는 반도체 칩 패키지Semiconductor chip package for reducing wire bonding inductance
와이어 본딩 인덕턴스를 감소시킬 수 있는 반도체 칩 패키지가 개시된다. 반도체 칩 패키지는 패키지 기판, 반도체 칩 및 적층형 커패시터를 포함한다. 적층형 커패시터의 높이는 반도체 칩의 높이와 같거나 더 낮다. 따라서 적층형 커패시터와 반도체 칩을 연결하는 와이어 본딩의 길이를 최소화하여 인덕턴스를 효율적으로 감소시킨다.
- Assignee
- 한국과학기술원
- Country
- KO (South Korea)
- Issue Date
- 2008-05-02
- Application Date
- 2006-11-15
- Application Number
- 10-2006-0113031
- Registration Date
- 2008-05-02
- Registration Number
- 10-0828499-0000
- Appears in Collection
- EE-Patent(특허)
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