디지털 합성 가능한 전류구동 DAC 디자인을 위한 방법론

Abstract

다양한 application 개발의 필요성이 증가됨에 따라, 그에 맞는 새로운 IC 개발이 필요로 하다. 하지만, 새로운 IC를 디자인하기 위해서는 수백만 개의 트랜지스터들이 알맞은 위치에 배치되고 연결되어야 한다. 그러므로 디자이너는 새로운 IC를 개발 할 때 많은 시간을 layout 시간에 할애 하여야 한다. 이러한 이유로 디자이너가 synthesis 기술을 사용한다면, 새로운 IC를 개발하는 시간을 줄일 수 있다. 하지만, digital synthesis 본래 digital circuit을 디자인하기 위해 개발되었다. 그러므로 synthesis를 이용하여 analog circuit을 디자인하기에는 많은 제약들이 있다. Synthesis에서는 공정에서 제공되는 standard cell을 사용하여 circuit을 design 한다. standard cell들은 사이즈가 이미 정해져서 공정회사로부터 제공 된다. 그렇기 때문에 트랜지스터의 사이즈를 조절하기가 어려워, 사이즈 조절이 필요한 analog circuit design이 힘들다. 그런 이유로 본 연구에서는 Digital to Analog Converter(DAC)의 analog circuit부분을 디자인하는 방법을 제안하였다. 또한, synthesis를 이용하여 layout을 할 때, CLK 과 DATA path에 layout mismatch가 발생한다. 이러한 mismatch는 DAC 성능을 저하시키기 때문에, mismatch를 줄일 수 있는 적절한 DAC 구조를 사용해야 한다. 본 설계에서는 mismatch를 줄일 수 있는 DAC구조를 조사하고 synthesis 하기에 더욱 적합하도록 발전시켰다. 그리고 synthesis는 앞서 말한 layout 시간을 줄 일 수 있을 뿐만 아니라, 다형성의 장점이 있다. 다형성이란 작성된 한 가지 코드로 다양한 Resolution의 DAC을 design 할 수 있는 것이다. 그래서 본 설계에서는 이런 다형성의 장점을 얻기 위한 코드를 작성하였다. 그 결과 6bit, 7bit 그리고 8bit DAC를 디자인하였고, 각 각의 DAC의 post-layout simulation 결과, 500MS/s의 conversion rate 기준으로 low frequency Fin에서의 SFDR은 6bit은 48dB, 7bit은 52dB 그리고 8bit은 58dB 성능을 보여준다. 그리고 Nyquist input frequency에서는 각각 44dB, 49dB 그리고 55dB 성능을 갖는다.