Modeling and Analysis of Simultaneous Switching Noise Effects on Jitter Characteristics of Delay Locked Loop and Serial Link in a Hierarchical System of Chip, Package and PCB = 칩, 패키지, 피씨비로 구성된 시스템에서 동시 스위칭 노이즈가 DLL과 직렬 통신 시스템의 지터 특성에 미치는 영향에 대한 모델링과 분석

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Advisors
Kim, Joung-Horesearcher김정호
Description
한국과학기술원 : 전기 및 전자공학과,
Publisher
한국과학기술원
Issue Date
2011
Identifier
482633/325007  / 020075096
Language
eng
Description

학위논문(박사) - 한국과학기술원 : 전기 및 전자공학과, 2011.8, [ xiii, 97 p. ]

Keywords

power integrity; jitter; simultaneous switching noise; delay locked loop; 지터; 전력 무결성; 동시 스위칭 노이즈; 딜레이 락 루프; 전력 접지 망; power distributed networks

URI
http://hdl.handle.net/10203/180237
Link
http://library.kaist.ac.kr/search/detail/view.do?bibCtrlNo=482633&flag=dissertation
Appears in Collection
EE-Theses_Ph.D.(박사논문)
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